책읽는 공돌이

1. 다이 크기(Die Size)와 경제성: 원가 절감의 시작점 다이 크기는 반도체 제조 원가를 결정하는 가장 근본적인 변수입니다. 핵심은 웨이퍼 한 장에서 얼마나 많은 우량 칩을 뽑아낼 수 있느냐에 있습니다.다이 크기가 줄어들면 웨이퍼당 칩 수인 NDPW(Net Die Per Wafer)가 증가합니다. 단순히 면적 비례로 늘어나는 것이 아니라, 다이가 작을수록 웨이퍼 가장자리(Edge)에서 버려지는 공간이 줄어드는 '기하학적 이점' 덕분에 NDPW는 더 비선형적으로 늘어납니다. 또한, 동일한 결함 밀도 환경에서 다이 크기가 작을수록 특정 결함이 칩 하나에 포함될 확률이 낮아져 수율(Yield)이 상승합니다. 쉽게 설명하자면 모서리 부분의 빈공간이 줄어들어서 버리는 면적이 줄어들고 생산가능한 칩다이..

우리가 설계한 반도체 회로가 단순히 컴퓨터 속의 논리 코드(Netlist)로 머물지 않고, 실제 손에 잡히는 칩으로 탄생하기 위해서는 반드시 거쳐야 하는 과정이 있습니다. 바로 P&R(Place & Route)입니다.앞서 반도체 레이아웃 직무의 종류에 대해서 소개한 글이 있는데, 레이아웃 직무의 중요한 파트중에 하나입니다.반도체 직무 소개 (레이아웃-세부직무) 반도체 직무 소개 (레이아웃-세부직무)Full Custom Layout은 반도체 설계에서 가장 세부적이고 고도로 최적화된 설계 방식을 의미합니다. 이 방식은 주로 아날로그 회로, RF 회로, 고성능 메모리 셀, 그리고 특수 목적의 반도체 칩 설계에miniva.tistory.com 오늘은 이 복잡하고도 정교한 P&R의 세계를, 툴의 종류부터 실무적..

[Deep Dive] 칩의 생존을 위협하는 두 적: GIDL과 DIBL 완벽 정리반도체 성능이 아무리 좋아도 대기 전력(Standby Power)이 높으면 모바일 기기나 AI 서버에서는 치명적입니다. 회로가 꺼져 있을 때도 몰래 흐르는 전류, 그 중심에 GIDL과 DIBL이 있습니다.1. GIDL (Gate-Induced Drain Leakage): 게이트가 부추긴 누설 GIDL은 게이트와 드레인이 겹치는 영역(Overlap region)에서 발생하는 누설 전류입니다.발생 원리: 게이트에 강한 음의 전압(NMOS 기준)이 걸리고 드레인에 높은 양의 전압이 걸리면, 그 사이의 강한 전계(Electric Field)로 인해 에너지 밴드가 심하게 휘어집니다. 이때 밴드 간 터널링(BTBT, Band-to-Ba..

최근 반도체 시장의 주인공이 학습용 AI를 위한 HBM이었다면, 앞으로 다가올 '추론(Inference)의 시대'에는 HBF(High Bandwidth Flash)가 그 자리를 채울 것으로 보입니다. HBF는 단순히 저장 장치인 낸드(NAND)를 넘어, 메모리 계층 구조의 판도를 바꿀 핵심 솔루션으로 급부상하고 있습니다. HBM의 아버지라 불리는 KAIST 김정호 교수님이제안하는 미래의 GPU입니다. “HBM 다음은 HBF”… ‘HBM 아버지’ 김정호 카이스트 교수가 그린 ‘AI 메모리’ 미래 - 조선비즈 “HBM 다음은 HBF”… ‘HBM 아버지’ 김정호 카이스트 교수가 그린 ‘AI 메모리’ 미래HBM 다음은 HBF HBM 아버지 김정호 카이스트 교수가 그린 AI 메모리 미래 연산에서 기억으로 이동하..

반도체 칩을 수직으로 연결하기 위해 실리콘(Si) 웨이퍼를 직접 관통하는 TSV(Through Silicon Via) 공정은 정밀한 기계 공학과 화학 공정의 집약체입니다. 단순히 구멍을 뚫는 것을 넘어, 전기적 특성을 유지하며 수천 개의 통로를 만드는 과정은 크게 4단계로 나뉩니다. 1) Via Hole Etching (구멍 뚫기)먼저 실리콘 웨이퍼 위에 포토 공정으로 구멍을 뚫을 위치를 잡은 뒤, DRIE(Deep Reactive Ion Etching)라는 특수 식각 기술을 사용합니다. 일반적인 식각보다 훨씬 깊고 수직으로 곧게 파 내려가야 하기 때문에 '보쉬 프로세스(Bosch Process)'와 같은 고난도 에칭 기술이 동원됩니다.2) Insulation & Barrier Layer Deposit..

반도체 제조 공정이 나노미터 단위로 미세화됨에 따라, 층과 층 사이의 평탄도를 확보하는 CMP(Chemical Mechanical Polishing) 공정의 중요성은 비약적으로 커졌습니다. 단순히 표면을 매끄럽게 만드는 것을 넘어, 노광 공정(Photo lithography)에서 초점 심도(Depth of Focus, DOF) 마진을 확보하기 위해 원자 수준의 평탄화가 요구되기 때문입니다. 하지만 CMP는 물리적 연마 패드와 화학적 슬러리를 사용하기 때문에, 레이아웃의 Pattern Density에 따라 연마 효율이 달라지는 고유의 한계를 가집니다. 1. 패턴 밀도 불균형이 초래하는 물리적 결함: Dishing과 Erosion CMP 공정 중에 연마 패드는 일정한 압력으로 웨이퍼 표면을 누르며 회전합니..

CMOS 구조 내부에서 의도치 않게 형성된 기생 소자(Parasitic BJT)들이 서로 연결되어, 과 접지(GND) 사이에 거대한 전류 통로가 생겨버리는 현상입니다. 한 번 켜지면 전원을 끄기 전까지 멈추지 않고 전류가 흐르기 때문에 '래치(Latch, 걸쇠)'라는 이름이 붙었습니다.왜 발생하는가? (기생 소자의 형성) 이미지 1, 2번에서 보시는 것처럼, CMOS는 NMOS와 PMOS를 만들기 위해 P형 기판과 N-well을 혼합해서 사용합니다. 이 과정에서 설계자가 의도하지 않은 PNP 트랜지스터와 NPN 트랜지스터가 만들어집니다. PMOS 측에서 형성되는 이 소자는 다음과 같은 세 영역이 수직/수평으로 겹쳐지며 발생합니다.에미터(Emitter): PMOS의 Source 영역입니다.베이스(Base..

레이아웃 엔지니어들은 하는 일에 따라 조금 더 세부적으로 업무가 나뉩니다. 반도체 직무 소개 (레이아웃-세부직무) 반도체 직무 소개 (레이아웃-세부직무)Full Custom Layout은 반도체 설계에서 가장 세부적이고 고도로 최적화된 설계 방식을 의미합니다. 이 방식은 주로 아날로그 회로, RF 회로, 고성능 메모리 셀, 그리고 특수 목적의 반도체 칩 설계에miniva.tistory.com RTL(Register Transfer Level) 코드로 작성된 논리 회로가 실제 Fab에서 찍어낼 수 있는 물리적 도면(GDSII)으로 변환되기까지, 그 백엔드 설계의 중심에는 P&R (Place & Route) 엔지니어가 있습니다.흔히 '자동화 툴이 다 해주는 거 아니냐'고 오해하지만, 실무에서 P&R은 툴..

앞서서 레이아웃 엔지니어의 종류가 여러가지 있다고 설명했었습니다. 반도체 직무 소개 (레이아웃-세부직무) 반도체 직무 소개 (레이아웃-세부직무)Full Custom Layout은 반도체 설계에서 가장 세부적이고 고도로 최적화된 설계 방식을 의미합니다. 이 방식은 주로 아날로그 회로, RF 회로, 고성능 메모리 셀, 그리고 특수 목적의 반도체 칩 설계에miniva.tistory.com 흔히 '레이아웃 엔지니어'라고 하면 하루 종일 모니터 앞에서 폴리곤(다각형)을 그리고 선을 잇는 사람을 떠올립니다. 하지만 그 이면에는 도면을 직접 그리기보다는, '도면을 그릴 수 있는 환경과 규칙'을 만드는 특수한 엔지니어들이 있습니다.오늘은 파운드리와 팹리스를 잇는 거대한 다리이자, 설계의 나침반 역할을 하는 Verif..

반도체 공정이 미세화되면서 우리는 '누설 전류(Leakage Current)'라는 거대한 벽에 부딪혔습니다. 이를 해결하기 위해 등장한 것이 바로 물고기 지느러미를 닮은 FinFET(Fin Field-Effect Transistor)입니다.오늘은 평범한 실리콘 웨이퍼가 어떻게 입체적인 3D 트랜지스터로 변신하는지, 그 과정을 단계별로 살펴보겠습니다.1. Substrate & Layout Definition (기판 준비 및 레이아웃) 모든 공정의 시작은 밑그림입니다. 왼쪽 레이아웃을 보시면 가로로 뻗은 보라색 선(Fin)과 세로로 가로지르는 빨간색 선(Gate)이 보이시죠? 우리가 설계 툴에서 그리는 이 단순한 선들이 실제 공정의 기준이 됩니다. 오른쪽 3D 그림처럼 아직은 아무것도 없는 평평한 실리콘 ..