하이닉스는 PUC(Peri Under Cell) , 삼성전자는 COP(Cell On Peri)라고 부르는 구조입니다. 이전에 3D VNAND가 CELL은 적층하고 Peri는 같은 층에 둬서 건축물로 치면 아파트 + 상가라고 하면 PUC, COP는 상가가 밑에 있는 주상복합의 형태입니다. 3D VNAND의 Peri가 차지하는 면적을 줄일 수 있기 때문에 전체적으로 봤을 때 약 30%의 칩사이즈가 줄어듭니다. 단점으로는 Cell 더 올라가기 때문에 Cell동작의 성능이 열화 되고 Cell을 올리기 때문에 Peri와 Cell 간의 배선이 어려워지게 됩니다. 게다가 Peri 공정 후에 Cell공정이 들어가기 때문에 열공정으로 인한 안 좋은 영향을 Peri가 받게 됩니다.
이러한 단점을 안고서라도 면적에 대한 이득이 있기 때문에 해당 구조를 사용합니다.
4D VNAND 기술로 Wafer bonding이 있습니다. 주변회로(Peri)와 셀(Core)공정을 따로 진행한 다음에 각각의 Wafer를 붙이는 방식입니다. 적층 될수록 스펙이 열화 되는 것을 방지하는 기술입니다. 일반적인 3D-NAND에서는 층이 쌓여 갈수록 성능이 떨어지는 문제가 있지만, Wafer Bonding방식의 NAND에서는 층이 높아지더라도 주변회로에서 셀까지 바로 연결 가능하기 때문에 성능 저하를 최소화할 수 있습니다. 그리고 Cell 공정과 Peri공정을 각각 진행하기 때문에 Chip이 완성되는 Fab Out기간을 줄일 수 있습니다. 하지만 2개의 Wafer가 소모되고 Wafer끼리 딱 맞게 붙이는 것도 쉽지 않기 때문에 난이도가 매우 높은 기술입니다.
중국의 YMTC사의 XStacking 방식이 그러한 방식입니다. 물론 XStacking이란거에는 셀 부분을 여러 개 Stack 하겠다는 의도도 있지만 주요 기술로는 주변회로를 따로 진행한다는 것입니다.
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