Full Custom Layout은 반도체 설계에서 가장 세부적이고 고도로 최적화된 설계 방식을 의미합니다. 이 방식은 주로 아날로그 회로, RF 회로, 고성능 메모리 셀, 그리고 특수 목적의 반도체 칩 설계에 사용됩니다. 설계자는 트랜지스터 수준부터 배선까지 모든 것을 직접 제어하며, 최적의 성능을 달성하기 위해 공정의 제약 사항을 고려하여 설계합니다. 그렇기에 인력을 가장 많이 필요로합니다.
회로의 성능을 가장 잘 끌어 낼 수 있도록 소자를 직접 배치하고, 배선을 연결합니다.
배치(Place)하는 기법들은 여러가지가 있는데 Shift , Mirror가 일반적이고 Dummy를 통한 정합성 향상, 면적을 줄이기 위한 Well merge등 회로 하나하나의 목적에 맞게 사용하면서 배치합니다.
배선(Route)하는 방법은 Crosstalk 이나 노이즈를 최소화하기 위해 배선을 ground나 특정 DC전압으로 감싸주는 Shielding이나 배선의 저항을 줄이기 위해 Metal의 Width를 조절하는 등 특성을 끌어내기 위한 방법들을 사용합니다.
이 직무는 기본적인 반도체 소자, 공정, 회로에 대한 이해가 필요합니다. 이해가 부족할 수록 낮은 퀄리티와 시뮬레이션 미스매치로 인한 반복 수정이 많아지게 됩니다.
P&R Layout은 대규모 디지털 설계에서 자동화를 통해 빠르고 효율적으로 설계를 진행할 수 있습니다. 성능의 최적화보다는 시간과 비용 효율에 중점을 둡니다. 주로 Synopsys사의 IC-Compiler(ICC)를 사용하거나 Cadence사의 Innovus를 사용합니다. 마켓쉐어는 ICC가 더 높습니다. 자동화가 잘되는 부분이기에 적은 인력으로도 작업이 가능합니다.
툴 사용 가능 여부가 가장 중요하며, 교육이 많지 않고 케이스에 대해서 대응하기 위해서는 실무경험이 중요합니다.
마지막으로 Verification Layout Engineer는 반도체 설계 과정에서 레이아웃 검증을 담당하는 전문가입니다.
레이아웃은 매우 복잡하기 때문에 LVS, DRC라는 검증단계를 필히 거쳐야하는데요. 이런 LVS, DRC를 진행 할 수 있도록 일정한 체크 규칙들을 세팅해야합니다. 주로 Siemens사에서 제공하는 Calibre나 Synopsys사의 ICV를 사용합니다. 그 외에도 Cadence사의 PVS도 있지만 마켓쉐어가 적은 편입니다.
코드를 짜야하므로 코딩능력이 매우 중요합니다. 언어는 Tcl이나 Perl base에서 검증환경을 위한 언어가 따로 있기에 따로 학습이 필요하지만 기본적인 코드 알고리즘 따라갑니다.
기능적인 측면에서는 앞에서 구분한 것과 같이 크게 세가지 부분으로 나눌 수 있지만 전체 칩에서 하는 일은 가지각색입니다. Power Floor Plan을 짠다든지, 전체적인 Architecture를 구성한다든지 전체적인 구성을 만들어나가는 능력이 더욱 중요해지고 있습니다. 특히나 자동화 부분은 레이아웃 엔지니어 사이에서도 매우 중요하다고 여기는 부분이 있습니다.
더 나아가서 요즘 시대에 맞게 AI로 레이아웃을 진행하는 경우도 있습니다. 그렇기에 소프트웨어 역량도 매우 어필하기 좋은 분야입니다.